matlab

Simulink HDL Coder generuje zgodny bitowo i czasowo, syntezowalny kod VHDL i Verilog z modeli Simulinka i diagramów Stateflow, niezależny od platformy docelowej.
Automatycznie wygenerowany kod mona symulować i syntezować z wykorzystaniem standardowych narzędzi wykorzystywanych w tej dziedzinie, a następnie mapować do układów FPGA lub ASIC. Można także automatycznie wygenerować procedury testujące (test bench) odpowiednio w VHDLu lub Verilogu, aby zweryfikować generowany projekt z wykorzystaniem narzędzi do symulacji i weryfikacji kodu HDL.