HDL Verifier™ automatycznie generuje test benche do weryfikacji projektów Verilog® i VHDL®. Można wykorzystać MATLABa lub Simulinka do bezpośredniej symulacji projektu a następnie przeanalizować jego zachowanie z użyciem kosymulacji HDL lub FPGA-in-the-loop na płytkach rozwojowych Xilinx® i Intel®. To podejście eliminuje potrzebę samodzielnego tworzenia niezależnych test benchy Verilog i VHDL.
HDL Verifier generuje także komponenty, które umożliwiają ponowne wykorzystanie modeli MATLABa i Simulinka natywnie w symulatorach Cadence®, Mentor Graphics® i Synopsys®. Te komponenty mogą być wykorzystywane jako modele weryfikacyjne lub stymulacyjne w bardziej złożonych środowiskach testowych, które wykorzystują Universal Verification Metodology (UVM).
Skorzystaj z bezpłatnej 30-dniowej wersji próbnej oprogramowania
Dowiedz się więcej