Simulink® Verification and Validation™

Matlab & Simulink - Simulink Verification and Validation

Simulink Verification and Validation pozwala rozwijać projekty na podstawie wymagań i przypadków testowych w Simulinku i Stateflow oraz mierzyć jakość sekwencji testującej. Dołączając wymagania i przypadki testowe do projektu oraz wykonując analizę jakości na poziomie modelu, można śledzić wymagania, walidować projekt, identyfikować nieadekwatne wymagania oraz wyróżnić niepotrzebne konstrukty.

  • Ustalone dwukierunkowe połączenie między dokumentacją z wymaganiami a Simulinkiem i Stateflow.
  • Połączenia do każdego rodzaju dokumentu lub wymaganego systemu zarządzania poprzez dostosowanie rozszerzeń.
  • Kojarzy bloki weryfikacyjne z przypadkami testowania.
  • Zawiera wymagania jako komentarze w kodzie C generowanym dla każdego bloku.
  • Identyfikuje nietestowane porcje modelu używając przemysłowych standardów mierniczych relacji strukturalnych zawierających zmodyfikowaną relację warunkową-decyzyjną.
  • Wyświetla informację o relacji bezpośrednio w modelu.

 

Więcej informacji na stronie producenta.