HDL Coder
Generacja kodu Verilog i VHDL dla układów FPGA i ASIC
HDL Coder™ generuje przenośny, syntezowalny kod w językach Verilog i VHDL z funkcji MATLABa, modeli Simulinka i diagramów Stateflow. Wygenerowany kod HDL może być wykorzystany do programowania układów FPGA lub prototypowania i projektowania układów ASIC.
HDL Coder dostarcza narzędzia, które automatyzują programowanie układów FPGA Xilinx® i Intel®. Można kontrolować architekturę i implementację kodu HDL, podświetlać ścieżkę krytyczną oraz generować oszacowanie wykorzystania zasobów sprzętowych. HDL Coder zapewnia możliwość dwukierunkowego śledzenia pomiędzy modelem Simulinka a wygenerowanym kodem Verilog i VHDL, umożliwiając weryfikację kodu dla aplikacji o wysokiej integralności według DO-254 oraz innych standardów.
Kluczowe cechy modułu
- Niezależny od platformy docelowej, syntezowalny kod VHDL i Verilog
- Generacja kodu z funkcji MATLABa, System objects i modeli Simulinka
- Implementacja maszyn skończenie stanowych Moore’a i Melay’ego oraz logiki sterującej z użyciem Stateflow
- Przewodnik w procesie programowania aplikacji dla płytek rozwojowych Xilinx® i Intel®
- Współdzielenie zasobów oraz retiming w celu spełnienia wymagań szybkości i zajętości
- Możliwość dwukierunkowego śledzenia pomiędzy modelem a kodem według standardu DO-254
- Możliwość integracji kodu napisanego ręcznie