Oprogramowanie Naukowo Techniczne

Dystrybutor oprogramowania MATLAB i Simulink w Polsce

Mathworks
  • Zaloguj
  • Zarejestruj
  • Kontakt
  • Produkty
    Informacje o produktach
    • Lista produktów
    • Mapa produktów
    • Najnowsze wydanie
    • Wersja próbna
    • Cenniki
    • Typy licencji
  • Rozwiązania
    Obszary zastosowań
    • Analityka danych
    • Przetwarzanie obrazów
    • Biologia komputerowa
    • Przetwarzanie sygnałów
    • Internet przedmiotów
    • Systemy komunikacji
    • Matematyka finansowa
    • Systemy wbudowane
    • Mechatronika
    • Testowanie i pomiary
    • Nauka i edukacja
    • Układy sterowania
    • Projektowanie FPGA
    Dziedziny przemysłu
    • Automatyzacja i przemysł maszynowy
    • Przemysł medyczny
    • Biotechnologia i przemysł farmaceutyczny
    • Przemysł motoryzacyjny
    • Telekomunikacja
    • Elektronika i półprzewodniki
    • Transport lądowy i morski
    • Przemysł energetyczny
    • Usługi finansowe
    • Przemysł lotniczy i obronny
  • Wydarzenia
  • Szkolenia
    Szkolenia organizowane przez ONT
    • Szkolenia MATLAB i Simulink – terminy
    • Szkolenia zamknięte
    • Lista dostępnych kursów
  • Webinaria
  • Blog
  • O firmie

HDL Verifier

Weryfikacja kodu VHDL i Verilog z użyciem symulatorów HDL oraz test benchy FPGA-in-the-loop

HDL Verifier

HDL Verifier™ automatycznie generuje test benche do weryfikacji projektów Verilog® i VHDL®. Można wykorzystać MATLABa lub Simulinka do bezpośredniej symulacji projektu a następnie przeanalizować jego zachowanie z użyciem kosymulacji HDL lub FPGA-in-the-loop na płytkach rozwojowych Xilinx® i Intel®. To podejście eliminuje potrzebę samodzielnego tworzenia niezależnych test benchy Verilog i VHDL.

HDL Verifier generuje także komponenty, które umożliwiają ponowne wykorzystanie modeli MATLABa i Simulinka natywnie w symulatorach Cadence®, Mentor Graphics® i Synopsys®. Te komponenty mogą być wykorzystywane jako modele weryfikacyjne lub stymulacyjne w bardziej złożonych środowiskach testowych, które wykorzystują Universal Verification Metodology (UVM).

Kluczowe cechy modułu

  • Kosymulacja projektów HDL w test benchach MATLABa lub Simulinka
  • Weryfikacja FPGA-in-the-loop na płytkach rozwojowych Xilinx® i Intel®
  • Generacja komponentów SystemVerilog DPI z funkcji MATLABa i bloków Simulinka
  • Generacja modeli IEEE® 1666 SystemC TLM 2.0 kompatybilnych na poziomie transakcji
  • Automatyczny proces weryfikacji z użyciem HDL Codera
  • Połączenie z Cadence® Incisive®, Mentor Graphics® ModelSim® i Questa® oraz Synopsys® VCS®


>> Więcej informacji na stronie producenta

Czytaj również:
  • Rozwiązania wdrożone przez użytkowników
  • Szkolenia
  • Artykuły techniczne
Powiązane produkty:
  • Filter Design HDL Coder
  • Fixed-Point Designer
  • Simulink Compiler
  • SystemTest
  • Simscape Driveline
Pobierz wersję próbną

    Skorzystaj z bezpłatnej 30-dniowej wersji próbnej oprogramowania

    Dowiedz się więcej
Dołącz do nas:

Kontakt:

Oprogramowanie Naukowo-Techniczne sp. z o.o.
E-mail: info@ont.com.pl
Telefon: +48 12 630 49 50

Siedziba
ul. Pod Fortem 19
31-302 Kraków

© 1992-2022 ONT Oprogramowanie Naukowo Techniczne

Polityka prywatności    Regulamin strony