Projektowanie aplikacji na platformach FPGA

MATLAB, jako język wysokiego poziomu, może być użyty w projektowaniu systemów FPGA do szybkiego sprawdzenia funkcjonalności algorytmu. Możliwa jest generacja kodu HDL, który może być zintegrowany ze środowiskiem rozwijania aplikacji FPGA (np. ISE, Quartus) i kosymulacja czasowa z oprogramowaniem zewnętrznym bądź sprzętem FPGA.

Simulink posiada wiele bloków, z których możemy wygenerować kod HDL. Kod ten może być niezależny sprzętowo (generacja za pomocą HDL Coder’a), bądź natywny przy użyciu zewnętrznych bibliotek bloków (Blockset) na określoną platformę sprzętową (Xilinx, Altera).

Modelowanie, implementacja i weryfikacja systemów FPGA

HDL Coder® oraz HDL Veryfier® to produkty, które skracają czas rozwoju aplikacji FPGA oraz ASIC z kilku miesięcy do kilku tygodni. Ponadto HDL Coder integruje się z istniejącymi środowiskami firm Xilinx® i Altera® dostarczając rozwiązania wykorzystujące w optymalny sposób architekturę sprzętową.

Stosując HDL Coder oraz HDL Veryfier można:

• zamodelować, przesymulować oraz sprawdzić algorytm stworzony w MATLABie bądź Simulinku;
• wygenerować sprzętowo niezależny lub natywny kod HDL;
• wykonać implementację systemu na platformy Xilinx i Altera bezpośrednio z programu MATLAB i Simulink;
• zweryfikować projekt FPGA ze specyfikacją.

W projektach FPGA i ASIC do wykonania analizy funkcjonalnej algorytmu bądź modelu można wygenerować kod HDL za pomocą HDL Coder’a, a następnie podłączyć go za pomocą HDL Veryfier’a do zewnętrznego kosymulatora FPGA (np. ModelSima) lub bezpośrednio do FPGA i wykonać analizę czasową.

Generowanie kodu HDL ze środowiska MATLAB & Simulink

Wykorzystując oprogramowanie firmy MathWorks możemy wygenerować syntezowalny kod HDL w kilku krokach poprzez:

• stworzenie algorytmu bądź modelu zastępującego filtry, tory wizyjne i komunikacyjne używając MATLABa i Simulinka oraz toolboxów;
• optymalizację modelu do osiągnięcia oczekiwanej szybkości pracy algorytmu;
• generację kodu HDL wykorzystując HDL Coder;
• prototypowanie na FPGA oraz automatyzację testów za pomocą HDL Veryfier.

Generacja kodu HDL z MATLABa

Używając HDL Coder’a możemy automatycznie przekonwertować kod MATLABa na kod HDL. Początkowo pracujemy w języku wysokiego poziomu używając jego konstrukcji programowych, funkcji logicznych, liczników, timerów  oraz obiektów systemowych (System Objects). Używając modułu Fixed Point możemy automatycznie przekonwertować kod MATLABa z postaci zmiennoprzecinkowej na stałoprzecinkową i wygenerować syntezowalny kod VHDL bądź Verilog.

Generacja kodu HDL z Simulinka

Simulink i Stateflow daje możliwość wygenerowania kodu HDL i Verilog z ponad 200 bloków, wsród których są takie bloki jak dekoder Viterbiego, FFT, filtry CIC i FIR do zamodelowania toru telekomunikacyjnego lub przetwarzania sygnałów. Modele Simulinka możemy także przekonwertować do pracy na stałym przecinku za pomocą narzędzia Simulink Fixed Point, co daje spore ułatwienie w pracy ze sprzętem FPGA.

Prototypowanie na FPGA

Używając HDL Coder’a możemy zaprogramować  układy FPGA takich producentów jak Altera®, Xilinx® i innych. Ta możliwość pomaga szybko zweryfikować nasz projekt na sprzęcie FPGA. Narzędzie Workflow Advisor, które jest częścią HDL Coder’a, integruje się ze środowiskami Xilinx ISE® oraz Altera Quartus® i umożliwia automatyczne zaprogramowanie układu FPGA bezpośrednio z MATLABa i Simulinka.